@sanjyuubi,
post #6
Nie bardzo mi się chce symulować to to.
Przynajmniej ISE łyknął to co na modziłem.
Jednak gdy zobaczyłem schemat zobaczyłem coś dziwnego!
to co ja sam pozmieniałem, wygląda tak:
Tyczy się to szyny danych procesora.
inout cpu_d12,cpu_d13,cpu_d14,cpu_d15; // autoconfig data in-out
//reg cpu_d12,cpu_d13,cpu_d14,cpu_d15; zakomentowane
reg iostate; Dodane
always @*
begin
if( read_cycle==1 && high_addr==8'hE8 && autoconf_on==1 )
iostate <= 1; Dodane
//{cpu_d15,cpu_d14,cpu_d13,cpu_d12} <= datout; zakomentowane
else
iostate <= 0; Dodane
//{cpu_d15,cpu_d14,cpu_d13,cpu_d12} <= 4'bZZZZ; Zakomentowane
end
assign {cpu_d15,cpu_d14,cpu_d13,cpu_d12}=iostate?4'hz:datout; Dodane
assign {cpu_d15,cpu_d14,cpu_d13,cpu_d12}=4'bZZZZ; dodane
i tyle.
Chyba coś jest nie tak, bo na schemacie na liniach pomiędzy wyjściami danych z układu a rejestrami wystawiającymi dane na wyjścia są jakby strzałeczki tylko, że kierunek tych strzałeczek jest do rejestrów a nie do wyjść.
Te strzałeczki to takie trójkąciki równo boczne dziubkiem skierowane w kierunku wyjść rejestrów, bo może one oznaczają warunkowy dostęp?
Jeszcze mi przyszło do głowy, te trójkąciki mogą oznaczać punkt wejścia linii do szyny.
Ale pewności nie mam.
Ostatnia aktualizacja: 25.03.2015 05:14:02 przez Kamikadze