@WyciorX, post #2
Czy strona zamiennika CIA gdzieś udowadnia, że w implementacji CIA nie było za grosz skomplikowania
chociażby z uproszczeń, które można stosować, gdy można modyfikować całe środowisko komunikacyjne pomiędzy różnymi instancjami
gdzie oryginał korzysta z kilku zegarów poprzesuwanych w fazie i różnych częstotliwościach
Takie proste, a dotąd nie ma zamienników 2MB Agnusa
@abcdef, post #4
@WyciorX, post #5
nigdzie nie zawarłem stopnia trudności
Po co mi to wiedzieć, kiedy nie ma komu tego zrobić, przetestować, udowodnić? Marnujesz się tutaj.
Czy strona zamiennika CIA gdzieś udowadnia, że w implementacji CIA nie było za grosz skomplikowania
Przy objekcie scalonym z większością architektury w FPGA nie ma gwarancji, że po ekstrakcji, można zmienić go od tak sobie w pełni funkcjonalny zamiennik
@abcdef, post #6
input aen, // bus adress enable (register bank) input rd, // bus read input hwr, // bus high write input lwr, // bus low write output reg dbwe, // agnus does a memory write cycle (only disk and blitter dma channels may do this) input [3:0] audio_dmal, // audio dma data transfer request (from Paula) input [3:0] audio_dmas, // audio dma location pointer restart (from Paula) input disk_dmas, // disk dma special request (from Paula) input ntsc, // chip is NTSC input a1k, // enable A1000 OCS features input ecs, // enable ECS features input floppy_speed, // allocates refresh slots for disk DMA input turbo // alows blitter to take extra DMA slots
@WyciorX, post #7
clk, cck są wejściami
brak wyjść zegarowych CLK, CCK, 14MHz, _CDAC, CCKQ
brak wyjść _RAMEN i _REG_EN
Jakoś nie wygląda mi to na implementację 1:1
Zasadniczo całość DA się na FPGA zrobić by działała identycznie
Niekoniecznie będzie to z automatu implementacja z minimiga, ale jest to jakiś początekBiorąc pod uwagę, że ta z grami w zasadzie działa to wymyślanie koła od nowa kontra dopasowanie tego co już jest, hmm...
@WojtekX, post #9