@snifferman,
post #61
Czemu nazywasz zewnętrzną pamięć CACHE emulacją? :) SDR wymagałby podwójnego taktowania, żeby osiągnąć to samo, co przy 060 i 100MHz szybko staje się zaporą (166MHz to chyba max w popularnych kostkach SDR), do tego zapewne należałoby użyć FPGA, który ma szybki wbudowany SRAM. CPLD go nie ma i z tego powodu nie nadaje się do takich celów, implementacja pamięci zżera zasoby jak szalona, jedna makrocela to 1bit, linia cache 030/040 to 16 bajtów/128bitów, a gdzie jeszcze logika tym zarządzająca, która potrzebuje jakichś tabeli i flag do zaznaczania, która strona pamięci jest w cache, która jest wolna, etc., czyli jeszcze więcej pamięci.
Chyba nie jest to takie trudne do sprawdzenia na prawdziwej karcie z 040, ile w teorii dałby poglądowo taki moduł, należałoby napisać test, który mieści się w 4kb, a potem zrobić to samo, tylko w rozwiniętej pętli albo wyłączyć cache'owanie dla obszaru w którym jest program testowy za pomocą MMU (może jakiś koder miałby lepszy pomysł na to).