@Adinfo, post #750
5678 1234 1 - TCK 2,4,8 - GND 3 - TMS 5 - TDI 6 - VCC 7 - TDO
@Kilos, post #752
5678 1234 1 - TCK 2 - TMS 3 - TDI 4 - TDO 5, 6, 8 - GND 7 - VCC
@Kilos, post #754
GND GND VCC GND 2 4 6 8 1 3 5 7 TCK TMS TDI TDO
GND VCC ispEN RESET GND 2 4 6 8 10 1 3 5 7 9 SCLK SDOUT MODE NC SDIN
@Adinfo, post #755
6 VCC | 4 VCC 8 GND | 2 GND 1 TCK | 1 SCLK 3 TMS | 5 TMS 5 TDI | 3 SDOUT 7 TDO | 9 SDIN
@Kilos, post #757
6 VCC | 4 VCC 8 GND | 2 GND 1 TCK | 1 TCK 3 TMS | 5 TMS 5 TDI | 3 TDO 7 TDO | 9 TDI
@Adinfo, post #758
@teh_KaiN, post #761
@MariuszK, post #762
@dragmar, post #765
@Kilos, post #70
Kilos: zerknąłem na ten schemat i to jest żywcem ZL4PRG w standardzie DLC5 do Xilinx który mam z tą różnicą że tutaj TDO idzie via ACK (10), a u mnie z SELECT-u (13), po małej modyfikacji powinien podejść pod Lattice
@Adinfo, post #768
@Jenot, post #770
@Adinfo, post #771
@Jenot, post #772
@Adinfo, post #779